本论文详细叙述对并转串LVDS的整个硬件电路的设计，包括LVDS 原理、FPGA的介绍及各种硬件电路的制图。并且给出FPGA的倍频、分频、8/10位数据变换仿真程序，并得出时序波形图。

仿真表明设计实现的硬件电路及软件程序运行情况良好，实现了预定的功能需求。

本课题研究内容和安排

论文的研究目标是设计一种高速的LVDS链路，采用FPGA来实现LVDS芯片的控制。

本论文进行了以下几方面的工作：

(1)研究掌握LVDS的国际标准，及其发展趋势；

(2)研究LVDS接口电路的系统架构，制定电路系统结构；

(3)研究FPGA控制下的LDVS接口电路；

(4)研究并串转换电路结构并配置电路；

(5)研究LVDS驱动器电路原理和结构；

(6)研究数据缓冲电路以及辅助电路原理和结构，设计电路和版图；

本论文的安排如下：

第一章讲述了本课题研究背景与LVDS研究的必要性以及常用总线介绍；

第二章进行系统总体的分析，介绍高速LVDS接口的原理和FPGA的原理；

第三章主要介绍本设计中的所有硬件电路，包括FPGA、LVDS、驱动器等配置电路，并作出详细的电路图；

第四章详细介绍各种软件的流程，主要是基于VHDL的FPGA来实现8位并行数据到10位的转换程序，以及控制LVDS芯片的程序流程。

总结与展望

论文主要对基于FPGA的高速并行转串行链路进行了研究，论文主要从数据采集后处理的整个过程进行了分析，然后就FPGA设计中的各个逻辑功能模块进行了深入的分析并给出各个模块的实现方法，还对DS92LV1023专业并串转换芯片进行了介绍，同时还给出了针对每个模块以及总体传输性能的仿真图。

本文中所提出的高速并串转换设计方案，就是利用FPGA作为整个系统的核心来对系统时序和各逻辑模块进行控制。通过FPGA内部丰富的宏功能块资源来实现数据的缓存，并利用其内部精确的时钟系统为高速数据传输时的并串转换提供精准的时钟。从而使系统能够顺利的工作在FPGA中控制下，实现高速数据传输。这种高速的并串转换电路在诸如高速数据采集系统、视频采集、多路数据采集等诸多领域得到广泛应用。