本课题中所采取的测试方法是成测，从仅有的外部管脚得到芯片的内部信号，即把测试图形或信号加到输入端，然后通过输出值与期待值的比较来判定集成电路的合格与否(同时可以测定电压、电流等模拟值)，对集成电路的性能进行合理和有效的测试，提高器件质量、降低成本。所制定的ASIC测试内容主要有芯片控制环节中的时钟分频模块、内外触发模块及多次重触发控制模块。

本文设计的基于FPGA的多次重触发测试模块性能较稳定，仿真效果较高，仿真结果与设计芯片所设想的预期一致，实现等待多次无规律信号的采集。此系统能够实时记录多次重触发信号，无需程序调整，即可准确记录信号，因此在多个瞬态信号的测量中具有广阔前景。

ASIC是国际上80年代VLSI发展过程中的一种产物，是一种为了某种专门用途而把多种通用的IC集成在一起的芯片，是当前集成电路的主要产品之一，它具有生产批量小，周期短，易实现产品更新等特点，能使电子产品的开发周期缩短，可靠性增强，成本降低。本课题提出的要求就是运用FPGA仿真芯片控制模块，并得出预期设计要求，从而提高了设计一次成型效率，缩短设计周期。另外，由于ASIC的应用大大提高了整机系统的性能；有利于系统小型化、微型化，提高其可靠性和增强保密性，基于这些优势相信也越来越引起人们的广泛关注。

1.电路结构框图设计。详细探讨了集成芯片电路的实现过程，以及如何应用到本系统中的电路实现，在原基础上完善课题要求对芯片功能测试的实现性、稳定性，最后设计出电路框图。

2.电路设计过程。

3.芯片实际调试过程，包括电路可行性调试，电路功能调试。